1. 미세공정 이후의 성능은 패키지에서 결정

대형 단일 다이의 비용과 수율 부담이 커지고 AI 시스템의 메모리·I/O 요구가 급증하면서, 반도체 기업은 기능을 나누고 다시 연결하는 방식으로 전환하고 있다. 이때 패키지는 단순 보호재가 아니라 칩 간 대역폭, 전력전달, 열 제거, 기계적 신뢰성과 공급망을 결정하는 시스템 플랫폼이 된다.

첨단 패키징의 경제성은 최고 성능 한 가지로 판단할 수 없다. 다이 수율, 인터포저·기판과 본딩, 테스트와 known-good-die, 패키지 수율, 냉각, 재작업, 고객인증과 장기공급까지 포함한 수명주기 원가가 모놀리식 설계의 대안성을 결정한다.

2. 유리기판: 대형 AI·HPC 패키지의 치수안정성 해법

유리 코어 기판은 유리 코어에 관통전극(TGV)을 형성하고 양면에 미세배선과 절연층을 적층해 칩렛·HBM·광소자를 연결한다. 유리는 대형 면적에서 평탄도와 치수안정성이 높고 열팽창계수를 조절할 수 있어, 칩렛과 HBM 수가 늘어나는 대형 AI·HPC 패키지에서 기판 휨과 정렬오차를 줄일 가능성이 있다.

하지만 유리기판이 유기기판과 실리콘 인터포저를 일괄 대체하는 것은 아니다. 유기기판은 성숙한 조달망과 비용·충격내성이 강점이고, 실리콘 인터포저는 초미세배선에 유리하다. 유리의 채택은 대형 폼팩터와 고밀도 I/O가 추가 비용을 정당화하는 제품에서 먼저 나타날 가능성이 높다.

상용화의 핵심은 원판 공급이 아니라 전체 패널의 양품면적이다. 레이저·식각 기반 TGV, seed·도금과 via 충전, build-up 미세배선, 대면적 노광·검사, 비접촉 핸들링과 조립의 단계수율이 누적된다. 고객은 패널 투입량보다 TGV·배선 누적수율, 열사이클과 습열, 패키지 휨, 설계승인과 반복수주를 확인해야 한다.

<그림1> 유기코어·유리코어·TGV 인터포저·유리 임베디드 패키지 구조

주) 유리코어가 2D·2.5D·3D 패키지에서 적용되는 구조를 비교한다.

자료: J. H. Lau et al., [Flip Chip on Glass-Core Substrates with Microbump and Cu-Cu Hybrid Bonding], Journal of Microelectronics and Electronic Packaging, Vol.22, Figure 1, p.45, 2025.

https://imapsjmep.org/article/144212-flip-chip-on-glass-core-substrates-with-microbump-and-cu-cu-hybrid-bonding.pdf

3. 실리콘 포토닉스와 CPO: 전기 I/O를 광으로 전환

실리콘 포토닉스는 실리콘 기반 공정으로 변조기, 광도파로와 수광기 등을 집적하는 광소자 플랫폼이다. CPO(Co-Packaged Optics)는 광엔진을 스위치 ASIC 등 연산·네트워크 칩과 동일 패키지 또는 매우 가까운 기판에 배치하는 시스템 구조다. 두 용어는 관련되지만 동의어는 아니다.

AI 클러스터의 포트 속도와 스위치 용량이 커지면 ASIC에서 전면 플러거블 광모듈까지의 전기경로에서 신호손실과 SerDes 전력, 리타이머와 패널 밀도가 병목이 된다. 광엔진을 ASIC 가까이 옮기면 손실이 큰 전기경로를 짧게 하고 광섬유로 더 일찍 전환할 수 있다.

CPO의 가치는 광엔진 전력만으로 계산할 수 없다. 외부 레이저, 드라이버·TIA·DSP, 파이버 부착과 커넥터, 패키지·냉각·검사, 장애격리와 현장 교체까지 포함해야 한다. 대역밀도와 에너지 절감이 교체성·수리성 저하, 복합수율과 초기 생태계 비용을 상쇄하는지가 투자판정의 핵심이다.

<그림2> 보드 측 광모듈에서 2.5D·3D CPO로의 집적 진화

자료: W. Tian et al., [Progress in Research on Co-Packaged Optics], Micromachines 15(10), Figure 1, 2024, CC BY 4.0.

https://pmc.ncbi.nlm.nih.gov/articles/PMC11509299/

4. 칩렛과 UCIe: 개방형 생태계의 가능성과 현실

칩렛은 CPU·GPU·AI·I/O·메모리·아날로그·포토닉 기능을 소형 다이로 나누고 패키지 내부에서 고대역·저지연으로 연결하는 설계방식이다. 기능별 최적공정을 선택하고 검증된 다이를 재사용할 수 있지만, D2D PHY의 면적·전력, 인터포저·기판, 본딩과 결합수율, 검증·소프트웨어 비용이 새로 발생한다.

UCIe는 패키지 내부 die-to-die 연결의 물리계층, 어댑터와 프로토콜 매핑을 정의하는 개방형 사양이다. 2025년 공개된 UCIe 3.0은 48·64GT/s와 확장된 sideband, runtime recalibration과 관리기능을 제시했다. 그러나 표준 준수만으로 임의의 칩렛을 즉시 조립할 수 있는 것은 아니다. 범프 피치, 전원·클록·리셋, 열, 보안·펌웨어, 테스트와 공급계약은 별도의 공동설계와 인증이 필요하다.

초기 시장은 불특정 다수의 칩렛을 자유롭게 거래하는 완전 개방형 마켓플레이스보다 검증된 파트너 중심의 semi-custom 생태계로 전개될 가능성이 높다. 고장원인 격리, 성능 bin, 장기지원과 불량책임을 누가 부담하는지가 상호운용성만큼 중요하다.

<표1> 모놀리식 SoC와 칩렛 SiP의 설계·사업 비교

자료: UCIe Consortium의 공개 사양·백서; 본 보고서 재구성.

5. 3가지 기술의 결합이 만드는 새로운 공급망

유리기판, CPO와 칩렛은 독립된 유망기술이 아니라 서로 연결된 통합 로드맵이다. 대형 유리 코어와 TGV는 전자·광 다이의 배치와 수직연결을 지원할 수 있고, 광엔진은 칩렛 형태로 스위치 또는 컴퓨트 패키지에 접근할 수 있다. UCIe와 광 인터페이스, 패키지 설계규칙이 결합되면 AI 시스템의 scale-up과 scale-out 경계도 바뀔 수 있다.

국내 기업의 기회는 ‘유리기판 제조’나 ‘CPO 개발’이라는 포괄적 구호보다 가치사슬의 책임범위를 명확히 하는 데서 출발한다. 유리 조성·원판, TGV 가공, 도금·절연재와 노광·검사, 광원·PIC·EIC, 파이버 attach, D2D PHY, OSAT·열설계와 테스트 가운데 어떤 단계에서 수율데이터와 고객 전환비용을 축적할지 선택해야 한다.

6. 전망

AI 반도체의 차세대 경쟁력은 더 작은 공정과 더 큰 단일 다이만으로 설명되지 않는다. 서로 다른 칩과 메모리, 광소자를 낮은 손실로 연결하고, 대형 패키지의 수율·열·전력을 관리하며, 고객이 반복적으로 설계에 채택할 수 있는 공정·표준·서비스 생태계를 구축하는 역량이 중요해진다.

본 보고서는 유리기판, 실리콘 포토닉스/CPO와 UCIe 칩렛의 기술구조, 주요 기업의 공개 동향, 양산 실패모드, 수율·원가와 설계승인 기준을 함께 분석한다. 기술 발표를 실제 고객인증과 반복양산으로 구분해 차세대 패키징 투자의 실현가능성을 평가하고자 하는 독자에게 구체적인 판단축을 제공한다.